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CEVA发布全新通用混合DSP /控制器架构CEVA-BX 用于物联网设备中的数字信号处理和数字信号控制

类别:新品快报  出处:电子产品世界  发布于:2019-01-25 11:46:47 | 1060 次阅读

  CEVA,全球领先的智能和互联设备信号处理平台和人工智能处理器IP授权许可厂商 (纳斯达克股票交易所代码:CEVA) ,发布全新的通用混合DSP /控制器架构CEVA-BX,用于满足语音、视频、通信、传感和数字信号控制应用中的数字信号处理的新算法需求。CEVA-BX架构提供电机控制和电气化所需的通用DSP功能,可将CEVA的市场范围扩展到新兴的汽车和工业市场。目前,这些这些市场领域采用的传统DSP和DSP协处理性能较低的MPU/MCU不能完全满足需求。

  CEVA-BX采用的全新DSP架构结合了DSP内核固有的低功耗和大型控制代码库的高级编程和紧凑代码大小要求。CEVA-BX使用11级流水线和5路VLIW微架构,提供了采用双标量计算引擎的并行处理、加载/存储和程序控制,达到2 GHz主频(基于台积电(TSMC) 的7nm工艺节点,使用通用标准单元和存储器编译器)。CEVA-BX指令集架构(ISA)支持广泛用于神经网络推理、降噪和回声消除的单指令多数据(SIMD),以及用于高精度传感器融合和定位算法的半精度、单精度和双精度浮点单元。

  Linley Group 高级分析师Mike Demler评论道:“消费产品、汽车、工业和医疗设备越来越多地采用多个传感器,比如相机、麦克风、环境和运动探测器,这些传感器生成的数据在通过无线链路发送至云之前,先要在设备上进行融合、解读和处理。在前端处理这些重载DSP工作负载,需要高效地结合控制和DSP功能。CEVA-BX的混合架构可为智能设备提供出色的全面性能,免除了分开的CPU和DSP协处理器。”

  CEVA-BX采用了先进微处理器架构的关键架构准则,比如使用大型正交通用寄存器组来提高C编译器的效率,通过创新分支预测(BTB)来最小化分支开销,以及使用硬件循环缓冲器来降低代码循环功耗,还有完全缓存的内存子系统,以及针对所有标准C类型的原生支持。CEVA-BX的CoreMark / MHz性能达到4.5,这反映了该架构具有出色的控制能力。CEVA-BX客户可以使用CEVA-Xtend将专有指令添加到架构中以加速专有算法,并利用CEVA的自动队列和缓冲管理机制来集成协处理器和创建CEVA-BX核心集群。

  CEVA营销副总裁Moshe Sheier评论道:“CEVA-BX架构通过提供高性能混合架构,彻底改变了”通用DSP“概念,该架构是以单一计算点完成了智能联网设备中的常见DSP计算和控制处理负载。CEVA-BX使用高级编程模型和并行处理,解决了传统专用DSP和控制器的主要性能缺陷和编程难题。”

  CEVA-BX最初提供两种配置 - 具有单个32X32位MAC和四个16X16位MAC的CEVA-BX1;CEVA-BX2则具有四个32X32位MAC和八个16X16位MAC,它们也能够支持16x8位和8x8位MAC操作。CEVA-BX2用于密集型工作负载,比如5G 物理层控制、多麦克风波束成形和用于语音识别的神经网络,最高处理性能达到每秒16 GMAC。CEVA-BX1用于中低端DSP工作负载,比如蜂窝IoT、协议栈和永远在线传感器融合,处理性能高达每秒8 GMAC。CEVA-BX系列使用专用的可信执行模式来解决安全问题,以符合严格的安全标准。CEVA-BX系列配有全面的软件开发工具链,包括高级LLVM编译器、基于Eclipse的调试器、DSP和神经网络计算库,以及神经网络框架支持,比如Android NN API、ARM NN和Tensorflow Lite,以及业界领先的实时操作系统(RTOS)选择。

 

关键词:DSP 

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