型号：XC3S1200E-5FTG256C

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XC3S1200E-5FTG256C

XC3S1200E-5FTG256C

XC3S1200E-5FTG256C

规格信息：标准包装：90

类别：集成电路 (IC)

家庭：嵌入式 - FPGA（现场可编程门阵列）

系列：Spartan®-3E

LAB/CLB 数：2168

逻辑元件/单元数：19512

总 RAM 位数：516096

I/O 数：190

栅极数：1200000

电压 - 电源：1.14 V ~ 1.26 V

安装类型：表面贴装

工作温度：0°C ~ 85°C

封装/外壳：256-LBGA

供应商器件封装：256-FTBGA（17x17）

ROHS： 无铅

功能说明R注册级联功能在Spartan -3E系列，在一个差分对IOB中的一个对可级联或者它的输入或输出存储元件与该差分对的另一IOB 。这是目的是为了使DDR操作在高速多SIM-后将其实现。新的DDR连接是可用能示于图1（虚线） ，并且是的适用于各IOB之间的路由和不能访问FPGA架构。请注意，此功能仅适用使用差分I时/ O 。DPAD面料QIQ2IDDRIN2DQD2QD1DICLK1IDDR2作为DDR输入对，主IOB寄存器传入上ICLK1的上升沿=（D1 ）和上升沿数据的ICLK2 =（D2 ） ，它通常是一样的落下ICLK1的边缘。这个数据随后被转移到FPGA面料。在某些时候，这两个信号必须被带入同一个时钟域，通常ICLK1 。这可能是困难的，在高的频率，因为可用的时间是只有一个半的一个时钟周期假设50 ％的占空比。看图4对于此功能的图形说明。在Spartan - 3E器件，信号D2可级联进入相邻的从属IOB的存储元件。在那里，它被重新注册到ICLK1 ，才把馈送到FPGA织物，其中它是现在已经在相同的时间域D1 。在这里， FPGA架构仅使用时钟ICLK1到亲CESS所接收的数据。看图5对于图形插图化这个功能。

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