特征
•为1.8V系统优化
-快速5.7纳秒引脚到引脚延迟
低至13度的静态电流
•业界的0.18微米CMOS CPLD
有效逻辑综合的优化结构。
指的是CoolRunner - II™家庭数据表
体系结构描述。
多电压I/O操作- 1.5V到3.3V
•可在多个包选项
100引脚VQFP 80用户I/O
144引脚TQFP 118用户I/O
132球蛋白（0.5mm）的BGA 106用户I/O
208引脚PQFP 173用户I/O
256球英尺（1.0mm）BGA 184用户I/O
无铅可用于所有包
先进的系统特性
快的系统编程
·1.8v ISP使用IEEE 1532（JTAG）接口
- IEEE1149.1 JTAG边界扫描测试
-可选Schmitt触发输入（每个引脚）
超低功耗管理
·DataGATE的使（DGE）信号控制
-两个独立的I / O银行
- 100%代realdigital CMOS产品术语
-灵活的时钟模式
·可选dualedge触发寄存器
·时钟分频器（除以2,4,6,8,10,12,14,16）
·CoolCLOCK
全球信号选择与宏单元控制
·多个相位选择的全球时钟
宏
多个全局输出使
全球设置/重置
-设计安全
解放军建筑
引脚保留
100%产品在功能·术语路由
块
-开漏输出选项为有线或LED
开车
-可选总线保持，三态或弱上拉
选定输入输出引脚
可选配置理由未使用的I / OS
混合I/O电压兼容1.5V，1.8v，
2.5V，3.3V逻辑电平
·sstl2-1，sstl3-1，和hstl-1 I/O兼容性
-热插拔
描述
CoolRunner™II 256宏单元装置设计
高性能和低功耗应用。这
为高端通讯设备节省电力
和高速电池供电设备。由于低
电源待机和动态操作，整体系统的可靠性
提高
该设备由十六个功能块相互连接
通过低功耗互连矩阵（AIM）。
该目标饲料40真实和补充输入到每个
功能块。功能块由40组成，由56
中国人民解放军和16个宏单元磷长期含有大量
允许组合或注册的配置位
操作方式。
此外，这些寄存器可以全局复位或预置
并配置为D或T触发器或D锁存器。那里
也有多个时钟信号，全球和本地产品
术语类型，配置在每个宏单元的基础上。输出引脚
配置包括摆率限制，总线保持，上拉，
开漏和可编程的理由。Schmitt trigger
输入可在每个输入引脚的基础。除了储存
宏单元输出状态，宏单元寄存器可能
配置为“直接输入”寄存器直接存储信号
从输入引脚。
时钟可在全局或函数块的基础上。
三全球时钟可用于所有功能块
同步时钟源。宏小区寄存器可以
单独配置到电源到零或一个状态。
一个全球性的设置/复位控制线也可异步
在操作期间设置或重置选定寄存器。
附加本地时钟，同步时钟使能，异步
设置/复位和输出使能信号可以形成
使用每个宏单元或每个函数的产品术语
块的基础上。
一个dualedge触发器功能也可对每一个宏单元
依据。此功能允许高性能同步
基于低频时钟的操作帮助
降低设备总功耗。
电路也包括了一个外部
提供的全局时钟（GCK2）由八个不同的选择。
这将除以偶数和奇数时钟频率。
的时钟分频的使用（2师）和DualEDGE
触发器使所得的coolclock特征。
该是有选择性地禁用输入法
在某些时间点不感兴趣的CPLD

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