当TC < 0℃时，IDD2P和IDD3P必须降低6%;IDD4R和IDD4W必须降低+ 4%;IDD7必须降低+11%。当TC > 85℃时:IDD0、IDD1、IDD2N、IDD2NT、IDD2Q、IDD3N、IDD3P、IDD4R、IDD4W、IDD5R必须降低3%;IDD2P必须降低40%。5. 当为IDD1启用附加延迟时，当前更改约为+4%。6. 当为IDD2N启用附加延迟时，当前更改约为0%。7. 当IDD2N禁用DLL时，电流变化约-23%。8. 当CAL启用IDD2N时，当前更改约为-25%。9. 当为IDD2N启用下档时，当前更改约为0%。10. 当为IDD2N启用CA奇偶校验时，当前更改约为+7%。11. IPP3N测试和极限适用于所有IDD2x、IDD3x、IDD4x、IDD6x、IDD8条件;也就是说，测试IPP3N应该满足IPPs对已知IDD测试的要求。12. 当为IDD3N启用附加延迟时，当前更改约为+0.6%。13. 当为IDD4R启用附加延迟时，当前更改约为+5%。

TwinDie™1.2V DDR4 SDRAM MT40A1G16 - 64 Meg x 16 x 16 bank x 1

描述16Gb (TwinDie™)DDR4 SDRAM采用微米的8Gb DDR4 SDRAM模具;两个x8合成一个x16。与mono x16类似的信号，还有一个额外的ZQ连接用于更快的ZQ校准和一个BG1控件用于x8寻址。没有包含在本文档中的规格，请参阅Micron的8Gb DDR4 SDRAM数据表(x8选项)。基本部件编号MT40A1G8的规范与两个独立制造部件编号MT40A1G16相关。特性•使用两个×8 8 gb微米死一x16•单等级TwinDie•VDD = VDDQ = 1.2 v 1.2 (1.14 - -1.26 v)•VDDQ-terminated I / O•JEDEC-standard痛骂•低调的包•TC 0°C到95°C - 0°C到85°C: 8192刷新周期64 ms - 85°C到95°C: 8192刷新周期32

选项标记·配置- 64 Meg x 16 x 16 bank x 1 rank 1G16·96 ball FBGA package(无pb) - 9.5mm x 14mm x 1.2mm模具转速:A HBA - 8.0mm x 14mm x 1.2mm模具转速:B，D WBU - 7.5毫米x 13.5毫米1.2毫米死牧师:E KNR•时机-周期time1 0.625 ns @ CL = 22 (ddr4 - 3200) -062 E - 0.682 ns @ CL = 21 (ddr4 - 2933) -068 - 0.750 ns @ CL = 19 (ddr4 - 2666) -075 - 0.750 ns @ CL = 18 (ddr4 - 2666) -075 E - 0.833 ns @ CL = 17 (ddr4 - 2400) -083 - 0.833 ns @ CL = 16 (ddr4 - 2400) -083 E - 0.937 ns @ CL = 15 (ddr4 - 2133) -093 E - 1.071 ns @ CL = 13 (ddr4 - 1866) -107 E•自我刷新-标准•操作温度没有商业(0°C TC≤≤95°C)没有•修订:A: B, D: E

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