三个独立的16位数据存储器总线和一个程序存储器总线的先进的多总线结构

40位算术逻辑单元（ALU）包括一个40位的移位器和两个独立的40位累加器

17×17位并行乘法器的耦合到一个40位加法器的非流水线单周期乘法/累加（MAC）操作

比较，选择，和存储单元（犯罪现场研究设备）的添加/比较Viterbi算子的选择

指数编码器来计算一个周期的一个40位累加器的值指数值

八辅助寄存器和两个辅助寄存器运算单元的两个地址发生器（阿劳斯）

具有总线保持功能的数据总线

扩展寻址的800万×16位寻址外部程序空间模式

×128K的16位片上RAM组成的：

八块8K×16位芯片双存取程序/数据存储器

八块8K×16位单片存取程序内存

16K×16位片上ROM程序内存配置

增强外部并行接口（xio2）

程序代码的单指令重复块重复操作

内存块移动指令更好的程序和数据的管理

用一个32位的长字操作数的指令

指示两个或三个操作数读取

并行存储和并行负载算术指令

有条件的存储指令

快速中断返回

片上外设

软件可编程等待状态发生器和可编程库的转换

片上可编程锁相环（PLL）与外部时钟源时钟发生器

一个16位定时器

六通道直接存储器存取（DMA）控制器

三个多通道缓冲串行端口（McBSPs）

8 / 16位增强型并行主机接口（HPI8／16）

与idle1，idle2功耗控制，和idle3指令与掉电模式

CLKOUT关控制禁用CLKOUT

芯片扫描为基础的仿真逻辑，IEEE 1149.1（JTAG）边界扫描逻辑（1）

144引脚的球栅阵列（BGA）（GGU后缀）

144引脚薄型四方扁平封装（LQFP）（PGE后缀）

6.25-ns单周期固定点指令执行时间（160 MIPS）

8.33-ns单周期固定点指令执行时间（120 MIPS）

3.3V的I / O电源电压（160和120 MIPS）

1.6-v核心供电电压（160 MIPS）

1.5-V电源电压（120 MIPS）核心

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