•符合JEDEC标准


•JEDEC标准1.8V I/O（SSTL_18兼容）


•电源：VDD和VDDQ=+1.8V±0.1V


•工作温度：TC=0~85°C


•支持JEDEC时钟抖动规范


•完全同步运行


•快速时钟频率：333/400/533MHz


•差分时钟，CK&CK#


•双向单/差分数据选通


-DQS和DQS#


•4家内部银行同时运营


•4位预取体系结构


•内部管道架构


•预充电和主动断电


•可编程模式和扩展模式寄存器


•公布的CAS加性延迟（AL）：0,1,2,3,4,5,6


•写入延迟=读取延迟-1 tCK


•突发长度：4或8


•突发类型：顺序/交织


•DLL启用/禁用


•片外驱动器（OCD）


-阻抗调整


-可调数据输出驱动强度


•模上终端（ODT）


•符合RoHS标准


•自动刷新和自刷新


•8192次刷新周期/64ms


•84球8x12.5x1.2mmFBGA


-无铅无卤


概述


EM68B16C是一种高速CMOS双数据速率2（DDR2）同步动态随机存取存储器（SDRAM），在16位存储器中包含512 Mbit-


位宽数据I/O。它在内部配置为四元组


内存组DRAM，4个内存组x 8Mb地址x 16个I/O。


该设备的设计符合DDR2 DRAM


关键功能，如具有附加延迟的已发布CAS#，


写入延迟=读取延迟-1，片外驱动程序（OCD）


阻抗调整和模上终端（ODT）。


所有的控制和地址输入都是同步的


使用一对外部提供的差分时钟。


输入锁存在差分时钟的交叉点


（CK上升和CK下降）。所有I/O都是同步的


具有一对双向选通开关（DQS和DQS#）


源同步方式。使用地址总线


传达行、列和银行地址信息


以RAS、CAS复用方式。访问开始


注册银行激活命令，以及


然后是一个读或写命令。阅读


对DDR2 SDRAM的写入访问为4位或8位


突发性；访问从选定位置开始


并在中继续编程的位置数


程序化的序列。操作四个内存


交错方式的银行允许随机访问


操作的发生率要高于


标准德拉姆。可以使用自动预充电功能


启用以提供自动定时行预充电，即


在突发序列结束时启动。连续的


并且，根据突发事件的不同，无间隙数据速率是可能的

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