符合JEDEC DDR3标准
-8n预取架构
-差分时钟（CK/??）和数据选通（DQS/?
-DQ、DQs和DM的双倍数据速率
?数据完整性
-DRAM内置TS的自动自刷新（ASR）
-自动刷新和自刷新模式
?省电模式
-断电模式
CAS延迟（6/7/8/9/10/11/13/14）
CAS写入延迟（5/6/7/8/9/10）
?加性延迟（0/CL-1/CL-2）
?写入恢复时间（2016年5月6日至7月8日至10月12日至14日）
?突发类型（顺序/交错）
?突发长度（BL8/BC4/BC4或8在飞行中）
可编程功能
?自刷新温度范围（正常/扩展）
?输出驱动器阻抗（34/40）
?模具终止Rtt_Nom（20/30/40/60/120）
?Rtt_WR的模内终止（60/120）
?预充电断电（慢/快）
?信号完整性
-可配置DS以实现系统兼容性
-可配置的管芯端接
-通过ZQ校准DS/ODT阻抗精度
外部ZQ焊盘（240欧姆±1%）
?信号同步
-通过MR设置写入电平5
-通过MPR读取电平
?接口和电源
-DDR3的SSTL_15：VDD/VDDQ=1.5V（±0.075V）
-SSTL-1353
对于DDR3L：VDD/VDDQ=1.35V（-0.067/+0.1V）

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