类别：新闻资讯 出处：网络整理 发布于：2006-11-13 08:41:26 | 826 次阅读
| 中科院计算所采用Cadence Encounter数字IC设计平台，Virtuoso定制设计平台和Incisive 功能验证平台技术实现千兆性能 |
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Cadence设计系统公司日前宣布中国科学院计算技术研究所采用了Cadence公司的IC设计平台的部分工具，顺利完成“龙芯2E”成功出带并达到千兆性能指标。 中科院计算所创建于1956年，是中国个专门从事计算机科学技术综合性研究的学术机构，是中国计算机事业的摇篮。“十五”期间，中科院计算所在国家863计划支持下，继2002年研制成功龙芯1号处理器芯片后，近年分别研制成功龙芯2号的不同型号——龙芯2B、龙芯2C、龙芯2E，每个芯片的性能都是前一个芯片的3倍，实现了通用处理器设计的跨越式发展。作为我国实施863计划和知识创新工程的重大成果，中科院计算所此次研发的龙芯2E通用64位处理器是中国大陆地区采用90纳米设计技术的处理器，该处理器主频达到1.0 GHz。 中科院计算所在“龙芯2E”中采用了Cadence Encounter数字IC设计平台中的CeltIC NDC纳米延时分析器，Virtuoso Schematic Editor原理图编辑器, Virtuoso Analog Design Environment模拟设计环境、Virtuoso ?Layout Editor版图编辑器以及Incisive 功能验证平台中的NC Sim 多语言仿真环境。 “作为中国大陆款采用90纳米级技术设计的处理器，龙芯2E的成功离不开象Cadence这样的合作伙伴的大力支持。”中国科学院计算技术研究所研究员胡伟武表示，“我们将继续与Cadence公司密切的合作，在今后的设计中采用更多先进的纳米设计技术，从而提高龙芯系列芯片的性能，并同时降低其功耗与面积。” CeltIC NDC纳米延时分析技术可以计算噪声对延时和功能的影响，从而在出带之前避免了潜在的噪声问题和致命的硅片错误。定制数字IC设计方法可在面积和功耗化的同时令性能化；但它需要一批有着极高技能水平的特定的工程师投入巨大的手工劳力。为了简化设计定制IC的工艺，需要精密的软件和流程方法以满足产品快速上市和快速量产的目标。Cadence Virtuoso定制设计平台为定制模拟、射频和混合信号IC提供了极其迅速而的设计方式。此外，NC-Sim在单一内核上实现了Verilog与VHDL混合语言的高性能集成仿真，并可平滑升级至更完备的Incisive功能验证平台。 Cadence副总裁兼亚太区总裁居龙表示：“我们很高兴能参与龙芯2E这样的计划高端设计项目。863计划对中国的高科技产业发展具有重大意义和影响，能够参与支持863项目并为中国的集成电路产业发展添砖加瓦，既是Cadence的荣幸，也是Cadence先进技术实力的体现。Cadence一直致力于与中国政府和本土设计公司建立合作关系，成为中国集成电路产业不可或缺的设计伙伴是我们一如既往的使命。” |
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