类别：其他 出处：网络整理 发布于：2023-06-02 17:04:36 | 134 次阅读
3nm 时代来临了！Cadence 在 2023 年 TSMC 北美技术研讨会期间发布了面向台积电 3nm 工艺（N3E）的 112G 超长距离（112G-ELR）SerDes IP 展示，这是 Cadence 112G-ELR SerDes IP 系列产品的新成员。在后摩尔时代的趋势下，FinFET 晶体管的体积在 TSMC 3nm 工艺下进一步缩小，进一步采用系统级封装设计（SiP）。通过结合工艺技术的优势与 Cadence 业界领先的数字信号处理（DSP）SerDes 架构，全新的 112G-ELR SerDes IP 可以支持 45dB 插入损耗，拥有卓越的功耗、性能、面积（PPA）指标，是超大规模 ASICs，人工智能/机器学习（AI/ML）加速器，交换矩阵片上系统（SoCs）和 5G 基础设施应用的理想选择。
ELR SerDes PHY 符合 IEEE 和 OIF 长距离（LR）标准，在基础规格之外提供了额外的性能裕度。上方图片展示了三个张大的眼图，它们在 PAM4 模式下具有良好的对称性，将四个信号电平分开。3nm 演示展示了 E-10 级的卓越误码率（BER）性能以及 39dB bump 间通道，与 28dB Ball 间插损误码率小于 1E-4 的标准规格相比提供了充足的性能余量。
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