类别：新闻资讯 出处：网络整理 发布于：2006-11-13 08:42:06 | 1045 次阅读
| 通过Cadence的QRC提取器和Virtuoso UltraSim全芯片模拟技术，可显著缩短客户的验证周期 |
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电子设计创新的者Cadence设计系统公司和的半导体厂商联华电子日前宣布，双方在无线系统级芯片(SoC)参考流程上共同开发的射频集成电路设计和验证已经获得了成功。这个具有Cadence QRC提取器和Virtuoso UltraSim全芯片模拟器的参考流程，综合了Cadence的Virtuoso定制设计平台和UMC的RFCMOS工艺，可以提供的芯片模拟和验证流程。 UMC和Cadence于2005年10月6日宣布成立联盟，为Fabless市场改进无线设计。至此，UMC已经成功生产出测试芯片，验证了Cadence的QRC提取技术。Cadence Virtuoso UltraSim为UMC提供了晶体管级的无线收发器模拟技术， 可将验证周期减少一半。通过结合经Virtuoso平台验证的UMC0.13um MM/RF PDK、Cadence 的QRC提取技术以及Virtuoso UltraSim全硅片模拟器，UMC和Cadence紧密合作并成功开发出了设计方法学和流程，能验证布局后晶体管级的全芯片无线收发器。 “使用结合了UMC RFCMSO工艺的Virtuoso平台，设计公司为无线应用产品构建的系统级芯片,将可获得的竞争优势，”UMC的SoC架构师Patrick Lin表示，“至于反标验证，Cadence的QRC提取器提供了方便的方法学，以预测如LC-tank VCO的关键构建模块的性能。此外，涵盖RLCK的提取器可用来更地预测硅片的频率与设计效能。这些优势加上我们与Cadence的联盟，可为模拟/射频设计领域建立起完整的设计环境。” 用于对具有更复杂的功能，的面积与较少功耗的无线电子产品需求的持续上升，因此的寄生参数提取技术与和晶体管级全芯片模拟流程的需求也跟着提高。此项技术能降低定制无线系统级芯片的风险和缩短上市时间。 这一参考设计流程目前可通过UMC的客户支持渠道获取。11月7日台湾新竹CDNLive大会上进行该参考设计流程在2.4GHz、4GHz 和7GHz LC tank VCO 的现场演示。 |
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