据《经济日报》报道，台积电硅光战略取得重大进展，近期实现共封装光学元件（CPO）与先进半导体封装技术的整合，预计2025年初开始样品交付，此里程碑将使台积电在2025年下半年迎来1.6T光传输时代。业界预期，博通和NVIDIA将成为台积电该解决方案的首批客户。
硅光子时代可能早在2025年到来。据报道，台积电与博通合作，利用其3nm工艺成功试制了一项关键的CPO技术——微环
调制器（MRM）。这一进展为将CPO与高性能计算（HPC）或用于AI应用的ASIC芯片集成铺平了道路，实现了计算任务从电信号传输到光信号的重大飞跃。
报告还强调了CPO模块生产中的挑战。由于封装工艺复杂，良率较低，台积电未来可能会将部分光学引擎（OE）封装订单外包给其他先进封装供应商。
报告中引用的行业分析师指出，台积电对硅光子的愿景围绕着将 CPO 模块与 CoWoS 或 SoIC 等先进封装技术相结合。这种方法消除了传统铜互连的速度限制。台积电预计将于 2025 年开始样品交付，1.6T 产品将于下半年进入量产，并于 2026 年扩大出货量。
《经济日报》还引述业界消息指出，NVIDIA 计划从 2025 年下半年推出的 GB300 芯片开始采用 CPO 技术，随后推出的 Rubin 架构也将采用该技术，旨在突破目前 NVLink 72 互连（多可连接 72 个 GB200 芯片）的限制，提升通信质量，缓解 HPC 应用中的信号干扰和过热问题。
台积电的硅光路线图 光学连接（尤其是硅光子学）有望成为实现下一代数据中心（尤其是那些为 HPC 应用而设计的数据中心）连接的关键技术。随着跟上（并不断扩展）系统性能所需的带宽需求不断增加，仅靠铜信号传输是不够的。为此，多家公司正在开发硅光子学解决方案，其中包括台积电等晶圆厂供应商，台积电本周在其 2024 年北美技术研讨会上概述了其 3D 光学引擎路线图，并制定了为台积电制造的处理器提供高达 12.8 Tbps 光学连接的计划。
台积电的紧凑型通用光子引擎 (COUPE) 使用该公司的 SoIC-X 封装技术将
电子集成电路堆叠在光子集成电路 (EIC-on-PIC) 上。该代工厂表示，使用其 SoIC-X 可在芯片间
接口处实现阻抗，从而实现能效。EIC 本身采用 65nm 级工艺技术生产。
台积电的第一代 3D 光学引擎 (COUPE) 将集成到运行速度为 1.6 Tbps 的 OSFP 可插拔设备中。这一传输速率远远超过当前铜缆以太网标准（为 800 Gbps），凸显了光互连对于网络密集型计算集群的直接带宽优势，更不用说预期的节能效果了。
展望未来，第二代 COUPE 旨在作为与交换机共同封装的光学器件集成到 CoWoS 封装中，从而将光学互连提升到
主板级别。与第一版相比，此版本 COUPE 将支持高达 6.40 Tbps 的数据传输速率，且延迟更低。
台积电的第三代 COUPE（在 CoWoS 中介层上运行的 COUPE）预计将进一步改进，将传输速率提高到 12.8 Tbps，同时使光学连接更接近处理器本身。目前，COUPE-on-CoWoS 正处于开发探索阶段，台积电尚未设定目标日期。
早前，台积电尚未涉足硅光子市场，而是将其留给了 GlobalFoundries 等公司。但凭借其 3D 光学引擎战略，该公司将进入这个重要的市场，以弥补失去的时间。
