虽然闪存通过单片 3D 处理在容量方面取得了重大进展，但 DRAM 在实现类似的 3D 架构方面仍面临挑战。主要障碍是需要足够大的电荷存储方式，通常采用电容器的形式。
增加单层 DRAM 芯片上数据存储量的直接方法是减小单元尺寸。然而，传统 DRAM 设计中的垂直电容器会形成非常厚的层，使得堆叠变得困难。为了解决这个问题，一些研究集中于水平运行电容器，而另一些研究则旨在完全消除电容器。
Lam Research 全球半导体工艺与集成经理 Benjamin Vincent表示：“DRAM 正追随 NAND 的脚步，向三维方向发展，以便在单位面积上构建更多的存储空间。这对行业有利，因为它推动了内存的技术发展，而且每平方微米的位数越多，生产成本就越低。”
值得注意的是，3D DRAM 可以指代两个不同的概念。一个已经投入生产的概念是高带宽内存 (HBM)。然而，HBM 是一种堆叠芯片内存，而不是像 3D NAND 闪存那样的单片芯片。
Synopsys 嵌入式存储器产品经理 Daryl Seitzer 告诉《半导体工程》，如果将单片 3D DRAM 芯片应用于 HBM 架构，可以立即带来提升。“当商业上可行的 3D DRAM 可用并且芯片堆叠挑战（例如热管理）得到进一步解决时，这对 HBM 提供商来说将是个好消息，因为它引入了内存密度和能效改进，这将对数据中心和 AI 应用产生影响，”他说。
优化 DRAM 单元的方法之一是通过先进的光刻技术缩小特征尺寸。据 Brewer Science 业务开发经理 Daniel Soden 介绍，的缩小尺寸的措施是 EUV 图案化与用于 2D DRAM 的传统 ArF SADP 和 SAQP 工艺形成对比。
三星正在开发一种新的单元架构，旨在实现 4F2 的面积效率（其中 F 是特征尺寸）。该设计采用垂直通道晶体管，从当前的 6F2 单元转移到 4F2。然而，它需要新材料（包括铁电体）和高精度来构建。
另一个有希望的方向是将电容器侧放，以创建更薄的层，适合堆叠。Lam Research 提出了几种实现这一目标的想法，包括翻转单元、滑动位线和采用全栅 (GAA) 晶体管。“蚀刻和沉积可能会对我们的模拟结果感到震惊，”Vincent 说。“例如，在我们的架构中，考虑蚀刻和填充具有 30nm 关键尺寸和 2?m 深度的沟槽。”
研究人员还在探索无电容 DRAM 设计。一种替代方案涉及栅极控制晶闸管，而另一种方案则采用与闪存中使用的浮栅类似的浮体。Neo Semiconductor 提出了一种使用双栅极浮体单元的商业技术。“根据模拟，这种机制可以增加感测裕度和数据保留率，”Neo Semiconductor 执行官兼联合创始人 Andy Hsu 表示。
虽然这些进步前景光明，但必须注意的是，3D DRAM 并非指日可待。目前的所有努力都需要多年的开发和评估才能实现商业化。“新架构总是比现有方法的实施更具挑战性，”Soden 说。
