现在的 SOC设计面临的挑战越来越多，包括对设计工具性能/容量的要求不断提高，以及在超大型设计的低功耗、混合信号、先进工艺节点和签收分析等领域对设计功能的要求越来越高。此外，狭小的市场面和产品生命周期的缩短以及成本压力也让情况进一步恶化。Cadence发布了EDA业界款具备端到端并行处理流程的Encounter数字实现系统，超级可调整的从RTL-to-GDSII系统，在低功耗和混合信号设计的设计闭合与签收分析方面，开辟了一个生产能力的新纪元。主要面向从事45纳米和32纳米设计的半导体公司，具有极高的设计规范要求，包括：1亿或者更多的实例，1000个以上的宏，运算速度超过1GHz，超低的功耗预算，以及大量的混合信号内容。

　　为此，电子工程专辑记者有幸采访了Cadence IC数字产品部主管：David Desharnais。

　　1. First End-to-End Parallel Processing Flow（端对端并行处理流程），能简单介绍下他的概念吗？（是相对于以往的串行设计流程而言吗？）

　　全新“Encounter Digital Implementation System”是新一代高性能、大容量RTL-GDSII设计收敛解决方案，拥有业界个端到端并行处理流程，让设计流程的所有步骤都可以对应多核CPU——包括版图规划、布局、布线、提取乃至时序与信号完整性签收。其是基于一种全新的内存管理架构，以及端到端多CPU底板，提供可调整性，提高性能与容量，缩短设计时间与上市时间。

　　没错，“端到端并行处理流程”是在“串行处理流程”基础上的改良。如今的设计师通常在他们的桌面上使用双重CPU甚至四CPU的机器。全新的“Encounter Digital Implementation System”让设计师可以利用他们的多CPU硬件实现在设计周期时间和总开发进度上大幅地改进周转时间(turn-around time)TAT。

　　2. 能介绍下端对端并行处理流程的具体应用以及他的优点？

　　全新“Encounter Digital Implementation System”是一种面向所有设计的强大的数字设计解决方案，而对于在性能和容量上有极高要求的设计，比如45/32纳米、超大规模与超高性能/功耗设计流程，它是为理想的选择。Encounter Digital Implementation System能够通过自动化、可调整性让设计团队大大提高生产效率，并在设计收敛、签收、混合信号和工艺节点中实现出众的成果质量。它还在封装设计、逻辑设计、定制IC设计中提供更高的互操作性，同时其可制造性提升了生产力并降低了风险。此外，它还为设计师提供了可配置性与可调整性，确保的利用率以及EDA投资的回报率。

　　3. 这是一个全新的完全不同于以往的EDA工具还是只是在原来的基础上所做的升级？

　　它是一种全新的产品，采用创新的存储与并行处理架构，并在设计收敛、低功耗、混合信号、先进工艺节点和签收分析等领域采用多种的技术性能。它建立在经过实际验证的Encounter技术基础之上，在保证其稳定性、可靠性、流程易用性的外，大幅提升了速度、容量和功能等方面的性能，从而能够更好的帮助客户缩短上市时间并降低风险。

　　4. 能谈谈“new Encounter Digital Implementation System”新在何处，设计者从中能得到哪些好处吗？

　　以下是Encounter Digital Implementation System的一些新功能列表：

　　- 极具可调整性的RTL-to-GDSII系统，对于低功耗、混合信号、先进工艺节点设计具有出众的设计收敛与签收分析能力。

　　- 端到端多核基础架构与存储架构实现容量、设计周转时间和生产力方面无可比拟的可调整性。

　　- 强大的设计探索与自动化布局综合和排列解决方案。

　　- 在整个设计流程中的嵌入式signoff-qualified变异分析与优化。

　　- 综合的诊断工具用于快速全局时序、时钟与功率分析/调试。

　　以下列举了它对设计师的益处：

　　- 大大缩短设计时间、进度，并降低开发风险。

　　- 通过自动化提高效率；实现更高的的成果质量。

　　- 可配置和可拓展的平台，确保的利用率和投资回报率——将可靠的设计流程进行升级，并强化现有的技术。

　　- 封装、逻辑、定制IC设计与可制造性之间的互操作性。

　　Encounter Digital Implementation System的设计收敛性能，加上全新的先进节点技术，包括光刻、CMP、热学和具有统计学考量的化，提供了全面具有制造意识和变异意识的实现，以及一种端到端多核架构，让挑战性的设计也能实现快速、可预测的设计收敛。

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