根据外媒了解，Synopsys 和英特尔开发了首款采用通用 Chiplet Interconnect Express (UCIe) 协议的测试芯片，用于连接不同工艺制造的 Chiplet。
该测试芯片演示了 Synopsys UCIe PHY IP 和英特尔 UCIe PHY IP 之间的 UCIe 流量，并使用 Synopsys VCS 功能验证工具模拟每个测试芯片。
英特尔的测试芯片 Pike Creek 由基于 Intel 3 技术制造的英特尔 UCIe IP 小芯片组成，并与基于台积电 N3 工艺制造的 Synopsys UCIe IP 测试芯片配对。成功的配对模仿了现实世界多芯片系统中可能发生的芯片混合和匹配，表明这种方法在商业上是可行的。
基于不同工艺技术构建的器件组合是使用 UCIe 协议提高单个封装中系统复杂性的关键。
Synopsys 解决方案集团高速接口 IP 产品经理 Manuel Mota 表示，此次合作揭示了一些经验教训，他们计划与 UCIe 联盟分享这些经验教训。
由于硅制造需要很长时间，并且验证一切是否按预期工作也需要大量成本和时间，因此找到一种使用现有测试芯片或硅的方法可能是评估兼容性的好方法。
设计多芯片系统涉及广泛的规划，特别是在重复使用封装或电路板设计时。在电路板上建立尽可能多的灵活性是为未来使用提供选项的一种方法。
像 UCIe 这样的开放标准提供了互操作性的信心。当一家公司控制链路的两端时，当然就不用担心每一方是否会合作。但展望未来，在接下来的几年里，他预计会看到更多的公司不愿意同时建造两侧，而是选择从市场上购买很可能采用不同技术制造的组件。近的 DVcon Europe 小芯片小组会议强调了这一点。
通过允许设计分区包括多个工艺节点，小芯片有助于降低先进节点的制造成本。Mota 表示，如果没有标准，IP 可用性就会受到限制，并且根据 IP 可用性选择流程节点并不是方法。UCIe 测试芯片互操作性演示为混合和匹配 IP 设计提供了坚实的证据，并为开放式小芯片生态系统奠定了基础。
多芯片系统架构的优点之一是它可以由来自不同供应商的用于不同工艺节点的芯片组成。这在成本以及优化功耗、性能和面积 (PPA) 方面提供了灵活性。UCIe 是将不同组件组合在一起的关键要素，使它们能够相互通信，同时支持一系列先进封装技术。
虽然符合 UCIe 标准的多芯片系统可能在开发、测试和制造过程中运行良好，但该项目需要确保系统的芯片到芯片连接从一开始和在现场就保持可靠。这就是 UCIe IP 发挥不可或缺作用的地方。
UCIe IP 通常由一个控制器组成，用于基于常见协议（例如 PCIe、CXS 和流协议）的芯片之间实现低延迟；一个用于封装中高性能和低功耗连接的 PHY；和验证IP以加速验证收敛。内置的可测试性功能使您能够在裸芯片测试阶段根除有缺陷的芯片。除了针对已知良好芯片的这些可测试性功能之外，IP 还可以提供用于错误检测的循环冗余校验 (CRC) 或奇偶校验以及用于纠正检测到的错误的重试功能。
英特尔表示，计划继续与 Synopsys 合作，进一步开发其 UCIe 技术，整个半导体生态系统的密切合作对于芯片设计人员实现这些复杂、相互依赖的设计的优势至关重要。
