三星电子已确认将通过 4NANO（纳米，十亿分之一米）代工半导体制造工艺试产“逻辑芯片”，该芯片是第六代高带宽存储器 (HBM4) 的大脑。在完成逻辑芯片的终性能验证后，三星电子计划将开发的 HBM4 交付给客户进行测试。三星电子在 HBM 市场领先地位被 SK 海力士夺走后，正在为 HBM4 部署先进工艺，以在今年发起反攻。
据业内人士3日透露，三星电子内存业务部门近日完成了HBM4逻辑芯片的设计，并将设计交给4纳米代工线开始生产。逻辑芯片是位于HBM层的关键部件，由DRAM堆叠而成，是控制多层DRAM的大脑。
三星电子将 HBM3E（第五代 HBM）市场拱手让给了 SK 海力士等竞争对手，计划通过应用先进工艺限度地提高 HBM4 的性能。从 HBM4 开始，与仅连接 DRAM 并将其连接到客户图形处理单元 (GPU) 的现有 HBM3E 不同，在 HBM 底部实现的逻辑芯片将利用代工工艺。针对设计资产 (IP) 和客户要求的应用优化的定制 HBM 生产也将成为可能。据报道，没有自己的代工能力的 SK 海力士正在使用台积电的 5纳米工艺生产逻辑芯片。
据称，三星电子正在采用更先进的 4纳米工艺，不仅能提高 HBM 的性能，还能提高其能效。一位业内人士表示，“发热量难以控制，被称为 HBM 的敌人”，并补充道，“逻辑芯片是发热量严重的地方，据我了解，三星电子正在大规模应用 4纳米工艺来提高整体性能和能效。”
熟悉三星电子情况的消息人士指出，“我们确实不再具备像以前那样在内存业务上与竞争对手拉开明显差距的优势”，并补充道，“由于我们自己拥有代工工艺，我们对快速制造逻辑芯片以满足客户的定制需求持乐观态度。”
据报道，除了逻辑芯片外，三星电子还计划将第六代 (c) 10纳米DRAM 芯片用于堆叠在 HBM 中的通用 DRAM。SK Hynix 正在应用第五代 (b) 10纳米DRAM。通常，随着 DRAM 工艺的发展，会应用先进的工艺，以减小尺寸，同时提高性能和功率效率。
据称，三星电子计划采用一种名为混合键合的新方法来堆叠 16 层 HBM4 产品。混合键合是一种通过铜堆叠芯片的工艺，无需使用传统上连接芯片的“凸块”，从而可以缩小尺寸并提高性能。三星电子采用了“先进的热压缩非导电粘合膜 (TC-NCF) 技术”，该技术涉及每次堆叠芯片时放置薄膜状材料，多可堆叠 12 层 HBM 产品。
一位业内人士表示，“三星电子目前正在快速推进代工工艺”，并补充道，“由于前几代产品落后于竞争对手，我们正在加快HBM4的进度，以快速响应客户的样品测试和改进要求。”
