从用于 MEMS 的大型 TSV 到用于背面电力输送的纳米 TSV，这些互连的经济高效的工艺流程对于使 2.5D 和 3D 封装更加可行至关重要。
　　硅通孔 (TSV) 可缩短互连长度，从而降低芯片功耗和延迟，以更快地将信号从一个设备传输到另一个设备或在一个设备内传输。先进的封装技术可在更薄、更小的模块中实现所有这些功能，适用于移动、AR/VR、生物医学和可穿戴设备市场。
　　TSV 广为人知的用途或许是在高带宽内存中，与 DDR5 内存相比，DRAM 芯片堆叠越来越高，能够以更小的体积和更低的功耗更快地传输数据。TSV 初用于 CMOS 图像传感器，但它们也支持与微机电系统 (MEMS)、RF 系统和新兴的逻辑器件背面电源方法的逻辑集成，该方法通过薄硅基板将电源连接到正面 CMOS 晶体管。TSV 的尺寸因应用而异，CMOS 图像传感器的 TSV 尺寸为几十到几百微米，硅中介层为几十微米，背面电源传输的 TSV 尺寸为 5nm 以下。
　　图 1：TSV 的尺寸范围从 ?m 到 nm 直径，深度范围也很广。来源：imec
　　尽管 TSV 的制造已有数十年历史，但这些工艺流程的高成本限制了 TSV 在现有应用之外的广泛普及。随着通孔变得越来越窄、越来越深，制造成本也随之增加，因为更深的沟槽需要更长的时间来蚀刻，连续衬垫和阻挡金属更难沉积，而且必须更地控制镀铜以确保可靠的连接。因此，设备和材料供应商非常注重为各种应用生产一致、可靠的 TSV，同时降低成本。
　　一个关键的工艺考虑因素是 TSV 对周围区域施加的机械应力和热应力。通孔的纵横比（特征深度与直径之比）越大，制造工艺对周围硅片产生的拉伸应力就越大，这会影响载流子迁移率，进而影响晶体管的开关速度。这就是工程师们谈论所谓的“禁入区”的原因，禁入区是周围必须没有任何有源电路的区域。不幸的是，随着 I/O 数量的增加和 TSV 之间的间距越来越小，所需的禁入区不断缩小。在某种程度上，芯片布局正在从系统级优化 TSV 布局（系统级协同优化），以便更有效地利用宝贵的硅片空间。工程师们也在探索 TSV 邻近效应的原因，这有助于限度地缩小这个缓冲区的大小。
　　Ansys产品营销总监 Marc Swinnen 表示：“中介层由硅制成，而 TSV 则用铜填充，因此 TSV 和中介层之间存在不同的膨胀。这意味着 TSV 的分布将决定物体的弯曲程度。理想情况下，您希望将这些 TSV 分布在一个完美的网格中，以便应力均匀地分散到各处，但 TSV 的放置方式并非如此。它们的放置是为了实现连接，这意味着您拥有 TSV 集群，然后是一些空隙。因此，TSV 分布将导致各处应力不对称。”
　　为了测试紧密排列的 TSV 是否会产生影响长期可靠性的应力，索尼的 Masaki Haneda 及其同事近测量了三晶圆堆叠中的 TSV 邻近效应，这些堆叠中的 TSV 间距为 6?m，铜-铜混合键合连接为 1?m。研究人员表示：“特别是要以更密集和更精细的间距布局 TSV，了解 TSV 邻近效应对于限度地减少器件放置的禁入区非常重要。”他们将硅阱电阻放置在靠近第二晶圆上的 TSV 处，因为电阻对硅 TSV 邻近效应很敏感。在这种情况下，在测试了 TSV 中氧化物的应力诱导空洞和时间相关电介质击穿 (TDDB) 后，确保了高可靠性。
　　TSV 对可靠性问题的敏感性很大程度上归因于工艺问题。与体积小得多的 BEOL 铜互连类似物一样，TSV 制造所涉及的所有步骤都依赖于之前工艺的良好结果。“填充不良的 TSV，例如填充不足或填充有空隙的通孔，会导致产量损失，” Lam Research先进封装技术总监 CheePing Lee 表示。“填充不良是一个具有挑战性的问题，可以归因于多种因素，例如传入晶圆质量差（电镀前种子覆盖不连续），或电镀设备或化学问题。”