随着摩尔定律的发展逐渐放缓，集成芯片与芯粒（Chiplet）技术对高性能芯片的设计与制造愈加重要。近日，中国工程院院士、中国科学院计算技术研究所研究员孙凝晖在2025年度晶上系统生态大会（SDSoW）上指出，集成芯片是一条使用现有自主工艺实现高性能芯片的变革性技术途径，而芯粒集成度（数量和种类）的大幅提升带来了三大科学问题。
　　孙凝晖表示，集成芯片是提升芯片性能的新路径。传统芯片是晶体管在二维平面上集成制造的芯片；相比之下，集成芯片先将晶体管集成具有特定功能的芯粒，再将预制好的芯粒按照需求三维集成为芯片。集成芯片的优势是通过两次集成大幅提高晶体管总量，集成规模可到整片晶圆；芯粒的模块化可降低芯片设计与生产成本。
　　“集成芯片是一条使用现有自主工艺实现高性能芯片的变革性技术途径。它与集成电路尺寸微缩技术路径相辅相成，共同促进芯片的发展。”孙凝晖说道。从产业实践来看，在先进集成技术赋能下，采用14nm工艺可实现7nm甚至5nm工艺的芯片性能。
　　从设计范式来看，现有芯片设计范式是从晶体管到芯片，自下而上地堆叠，这样的范式伴随着两个原生问题：一是晶体管数量巨大，使得设计复杂度不断增高，二是产业易被掌握先进工艺的制造厂商主导。
　　而集成芯片引入了系统工程学的理念，从应用需求出发，在堆叠法的基础上，引入了自上而下的构造法：一是化多芯粒功能分解，二是大规模芯粒高效组合，三是芯粒3D高密度集成。
　　孙凝晖指出，芯粒集成度的大幅提升带来了新的科学问题，主要体现在以下三方面。
　　一是芯粒的数学描述和组合优化理论。
　　如何将复杂的功能需求，分解并映射到大规模的芯粒构件上?
　　孙凝晖指出，少量芯粒集成时，映射关系简洁；而将复杂功能分解到大量芯粒时，需要借助数学运算。另外，传统集成电路针对微观晶体管的数学描述不适用于芯粒尺度，亟需建立新的数学理论。
　　针对集成芯片“分解”问题的研究思路，他认为，与传统芯片中采用布尔代数表示晶体管功能不同，可以采用函数理论对多芯粒系统进行抽象描述，并基于复杂函数的分解优化，建立对集成芯片的芯粒分解的建模和分析。
　　为此，需要重点关注集成芯片的抽象数学描述，设计复杂空间建模、降阶与优化理论，以及跨层次、随机、不可计算函数的优化。
　　二是大规模芯粒并行架构和设计自动化。
　　随着芯粒的数量和种类大幅提升，怎样应对芯片设计复杂度的爆炸式增长?
　　孙凝晖指出，目前集成芯片的芯粒种类少、数量少，可调整的设计参数有限，并行设计的难度较低。但是到了大规模芯粒集成时，就要考虑分解效率、三维自动化布局布线等新问题，需要新的EDA算法。而现有EDA工具用于以晶体管为单元的平面电路设计，需要以芯粒为单元的三维EDA工具。
　　针对集成芯片“组合”问题的研究思路，他认为，现有EDA工具主要基于模型/暴力搜索等方法实现自动化。针对集成芯片，可以引入知识+人工智能协同的新方法，构建多芯架构和集成芯片设计的EDA工具。
　　为此，需要重点关注的方向包括：多芯并行体系结构和互联接口，集成芯片的综合、布局布线算法，以及多芯并行的编译原理与软件栈。
　　三是芯粒尺度的多物理场耦合机制与界面理论。
　　不同功能和种类的芯粒在形成界面时，如何优化电、热传导，避免应力破坏?
　　孙凝晖表示，少量芯粒集成时仅需在二维层面分析电、热、力传导，距离远耦合度低，效应易预测。而大规模芯粒集成时，扩展到三维空间，多层堆叠结构带来了复杂界面的物理量传导耦合问题。此外，传统集成电路对微观晶体管电热力传导建立的物理模型，不适用于芯粒尺度的预测分析。
　　针对集成芯片“集成”问题的研究思路，他认为，与传统芯片中微观（晶体管）和宏观（芯片）层面分立的电—热—力的多场耦合效应不同，需以芯粒作为连接微观与宏观的核心枢纽，以微观物理理论为基础去构建芯粒尺度的多物理场，以及多界面耦合的快速、的仿真计算方法。需要重点关注的方向包括电—热—应力交互的多物理场仿真，大功率集成芯片的电源管理与散热理论，以及3D互连界面的可靠性。