在今天举行的 2023 年北美技术研讨会上，台积电披露了有关其即将在 2025 年至 2026 年及以后推出的 N2 2nm 级生产节点计划的更多详细信息。台积电的 N2 制造技术系列将随着更多变化而扩展，包括具有背面供电的 N2P 和用于高性能计算的 N2X。在这些即将到来的 N2 代工艺节点之间，台积电正在制定路线图，以继续其提高晶体管性能效率、优化功耗和提高晶体管密度的不懈步伐。
    N2 密度更高
    台积电去年推出的初始N2 制造工艺将成为代工厂龙头第一个使用环栅 (GAAFET) 晶体管的节点，台积电将其称为 Nanosheet 晶体管。GAAFET 相对于当前 FinFET 晶体管的优势包括更低的漏电流（因为栅极存在于沟道的所有四个侧面），以及调整沟道宽度以实现更高性能或更低功耗的能力。
    台积电在去年推出这项技术时表示，在相同的功率和复杂度下，可以将晶体管性能提升 10% 到 15%，或者在相同的时钟和晶体管数量下，将功耗降低 25% 到 30%。该公司还表示，N2 将提供比N3E高 15% 以上的“混合”芯片密度，这比去年宣布的 10% 密度增加有所增加。
    今天，该公司表示 N2 技术开发步入正轨，该节点将在 2025 年（可能是 2025 年很晚）进入大批量生产。该公司还表示，在进入 HVM 前两年，其 Nanosheet GAA 晶体管性能已达到其目标规格的 80% 以上，并且 256Mb SRAM 测试 IC 的平均良率超过 50%。
    “台积电纳米片技术展示了出色的电源效率和更低的 Vmin，适合节能计算范式，”台积电的一份声明中写道。
    N2P在2026年获得背面供电
    台积电的 N2 系列将在 2026 年的某个时候发展，届时该公司计划推出其 N2P 制造技术。N2P 将为 N2 的 Nanosheet GAA 晶体管添加背面电源轨。
    背面供电旨在通过将电源轨移至背面来解耦 I/O 和电源布线，从而解决后端线路 (BEOL) 中过孔电阻升高等挑战。反过来，这将提高晶体管性能并降低其功耗。此外，背面供电消除了数据和电源连接之间的一些潜在干扰。
    背面供电是一项创新，其重要性怎么强调都不为过。多年来，芯片制造商一直在与芯片供电电路中的阻力作斗争，而背面供电网络 (PDN) 是解决这些问题的另一种方法。此外，去耦 PDN 和数据连接也有助于减少面积，因此与 N2 相比，N2P 有望进一步提高晶体管密度。
    目前，台积电并未透露任何有关 N2P 相对于 N2 的性能、功耗和面积 (PPA) 优势的具体数字。但根据我们从业内人士那里听到的消息，单是背面电源轨就可以带来个位数的功率改进和两位数的晶体管密度改进。
    台积电表示，N2P 有望在 2026 年投产，因此我们可以推测，首款基于 N2P 的芯片将于 2027 年上市。这个时间表将使台积电在背面功率方面落后竞争对手英特尔大约两年，假设他们能够在 2024 年按时交付自己的 20A 工艺。
    N2X：更高的性能
    除了可能成为台积电 2nm 代工艺的主力军的 N2P 之外，台积电还在准备 N2X。这将是一种为高性能计算 (HPC) 应用量身定制的制造工艺，例如需要更高电压和时钟的高端 CPU。代工厂并未概述该节点与 N2、N2P 和 N3X 相比的具体优势，但与所有性能增强节点一样，实际优势预计将在很大程度上取决于实施了多少设计技术协同优化 (DTCO) .
    在介绍2nm的同时，台积电在技术研讨会上海深入介绍了公司3nm的演进路线。
    详细介绍3nm的演进
    3nm是台积电一代基于 FinFET 的工艺节点，N3 系列预计将在未来许多年内以某种形状或形式存在，作为不需要更先进的基于 GAAFET 工艺的客户可用的密集节点。
    台积电在 N3 前端的重大路线图更新是 N3P 及其高性能变体 N3X。正如台积电今天透露的那样，N3P 将是 N3E 的光学缩小版，与 N3E 相比，提供增强的性能、更低的功耗和更高的晶体管密度，同时保持与 N3E 设计规则的兼容性。同时，N3X 将性能与 3 纳米级密度相结合，为高性能 CPU 和其他处理器提供更高的时钟速度。
    作为快速复习，台积电的 N3（3 纳米级）工艺技术系列由多种变体组成，包括基准 N3（又名 N3B）、降低成本的宽松 N3E、具有增强性能和芯片密度的 N3P 以及具有更高电压容限的 N3X . 去年该公司还谈到了具有化晶体管密度的 N3S，但今年该公司对这个节点守口如瓶，幻灯片中的任何地方都没有提到它。
    台积电的普通 N3 节点具有多达 25 个 EUV 层，台积电在其中一些层上使用 EUV 双图案，以实现比 N5 更高的逻辑和 SRAM 晶体管密度。EUV 步骤通常很昂贵，而 EUV 双图案化进一步推高了这些成本，这就是为什么这种制造工艺预计只会被少数不关心所需高额支出的客户使用。
    大多数对 3nm 级工艺感兴趣的台积电客户预计将使用宽松的 N3E 节点，根据台积电的说法，该节点正在按计划实现其性能目标。N3E 使用多达 19 个 EUV 层，完全不依赖 EUV 双图案化，降低了其复杂性和成本。权衡是 N3E 提供比 N3 更低的逻辑密度，并且它具有与 TSMC 的 N5 节点相同的 SRAM 单元尺寸，这使得它对那些追求密度/面积增益的客户的吸引力有所降低。总体而言，N3E 有望提供更宽的工艺窗口和更高的良率，这是芯片制造中的两个关键指标。
    台积电业务发展副总裁 Kevin Zhang 表示：“N3E 在良率、工艺复杂性方面将优于 N3，这直接转化为 [更宽的] 工艺窗口。”
    在 N3E 之后，台积电将继续使用 N3P 优化 N3 系列的晶体管密度，N3P 将通过提供改进的晶体管特性建立在 N3E 的基础上。改进的工艺节点将使芯片设计人员能够在相同的泄漏下将性能提高 5%，或者在相同的时钟下将功耗降低 5% ~ 10%。新节点还将为“混合”芯片设计增加 4% 的晶体管密度，台积电将其定义为由 50% 逻辑、30% SRAM 和 20% 模拟电路组成的芯片。
    作为他们对 N3P 讨论的一部分，台积电强调密度的提高是通过调整其扫描仪的光学性能来实现的。因此，台积电很可能会在这里缩小所有类型的芯片结构，这将使 N3P 成为 SRAM 密集型设计的一个有吸引力的节点。
    “N3P 是一种性能提升，它的性能提高了 5%，至少比 N3E 高出 5%，”张解释说。它还具有 2% 的光学收缩，使晶体管密度达到 1.04 倍。”
    由于N3P是N3E的光缩，它会保留N3E的设计规则，使芯片设计者能够在新节点上快速复用N3E IP。因此，N3P 预计也将成为 TSMC 的 N3 节点之一，因此预计 Cadence 和 Synopsys 等 IP 设计公司将为该工艺技术提供各种 IP，从而在工艺中获得与现有 N3E 的前向兼容性优势。台积电表示，N3P 将于 2024 年下半年量产。
    ，对于 CPU 和 GPU 等高性能计算应用程序的开发人员，台积电在过去几代中一直提供其 X 系列高压、以性能为中心的节点。正如在去年的活动中所披露的那样，N3 系列将拥有自己的 X 变体，并带有恰当命名的 N3X 节点。
    与 N3E 相比，N3X 预计提供至少比 N3P 高 5% 的时钟速度。这是通过使节点更能承受更高电压来实现的，允许芯片设计人员提高时钟速度以换取更高的整体泄漏。
    台积电声称 N3X 将支持（至少）1.2v 的电压，这对于 3nm 级制造工艺来说是一个相当极端的电压。反过来，泄漏成本也很高，台积电预计在更平衡的 N3P 节点上功率泄漏将增加 250%。这强调了为什么 N3X 实际上只适用于 HPC 级处理器，并且芯片设计人员需要格外小心，以控制他们强大（和耗电）的芯片。
    至于晶体管密度，N3X 将提供与 N3P 相同的密度。台积电还没有评论它是否也会保持与 N3P 和 N3E 的设计规则兼容，所以看看终会发生什么将会很有趣。
    台积电当前路线图中的一个 N3 系列节点，该公司表示 N3X 将于 2025 年投入生产。