在半导体技术竞争日益激烈的今天，日本半导体制造商 Rapidus 于 2025 年 7 月 18 日宣布启动 2nm GAA 晶体管的试制，并展示了其首块 2nm GAA 晶圆。这一举措标志着逻辑制程从 “三足鼎立” 迈向 “四厂争霸” 的重要一步。
回顾 Rapidus 的发展历程，早在去年 12 月，该公司就在 SEMICON Japen 2024 上展示了与 IBM 合作在美国纽约州奥尔巴尼纳米技术综合体制造的 2nm GAA 晶体管原型晶圆。今年 2 月，社长小池淳义透露了公司的详细计划，包括 2025 年 4 月 1 日启动 2nm GAA 制程试产，6 月向博通交付 2nm 芯片样品，以及 2027 年在位于北海道千岁市的 IIM - 1 工厂开始量产 2nm 产品。
IIM - 1 工厂的建设和设备安装进展顺利。该工厂于 2023 年 9 月破土动工，2024 年 12 月接收首台重达 71 吨的 ASML EUV 光刻机，并完成四阶段安装，成为日本拥有量产用 EUV 设备的公司。同月，会长东哲郎宣布 EUV 光刻设备开始交付，200 余台设备计划在 2025 年 3 月底前全部到位。终，IIM - 1 晶圆厂在 2025 年 3 月底完成全部设备安装，包括 ASML EUV 和 DUV 光刻系统，具备试生产条件。
值得注意的是，Rapidus 选择了一条极具挑战性的发展路径，直接从 40nm 跨越至 2nm，这种跨越在半导体史上实属罕见。其技术来源依托三大支柱：与 IBM 合作获得 2nm 技术基础；联合比利时 IMEC 获取 EUV 光刻技术；佳能、铠侠开发的纳米压印技术作为 “秘密武器”。
当制程升级至 2nm 时，晶体管结构从 FinFET 转变为 GAAFET，这给制程迭代带来了新的挑战。由于 2nm 名义制程下 N 型和 P 型半导体通道之间的距离狭窄，需要的光刻才能实现多阈值电压，同时避免对半导体性能产生巨大影响。不过，IBM 和 Rapidus 引入了两种不同的选择性减少层（SLR）芯片构建工艺，成功解决了这一难题。IBM 研究院技术人员 Bao Ruqiang 表示，新生产工艺比以前的方法更简单，将使 Rapidus 更容易、更可靠地大规模使用 2nm 片技术制造芯片。
在市场定位方面，东哲郎明确表示不会与台积电在大规模标准品市场正面竞争，而是聚焦专用芯片市场，瞄准机器人、自动驾驶和远程医疗等新兴领域。2025 年 6 月，Rapidus 宣布将基于西门子 Calibre 平台开发专用设计套件，实现制造与设计的协同优化（MFD）。社长小池淳义指出，通过与西门子的合作，Rapidus 将推进制造和设计的协同优化，实现设计制造协同优化（DMCO）概念，大幅缩短 2nm 工艺的流片时间，为客户提供更高效的服务。
在客户拓展方面，除博通外，NVIDIA CEO 黄仁勋在 2024 年 11 月暗示可能考虑 Rapidus 代工 AI 芯片。此外，日本 AI 企业 Preferred Networks 和 Sakura Internet 也将成为其客户。
