半导体封装曾经是事后才想到的。作为一个低技术含量的流程，它主要外包给主要在劳动力成本上竞争的公司。然而，如今，领先的芯片制造商正在自己的封装设施上投入大量资金。据 Yole Group 称，到 2022 年，他们的总投资将达到 443 亿美元，预计到 2028 年每年将增长 10.6% (CAGR)。显然，封装已成为半导体制造的一个高度战略性的方面。
更准确地说，一组将芯片组合到单个封装中的不同技术（统称为先进封装）正在蓬勃发展。除了器件缩小、材料工程和设计协同优化技术之外，先进封装正在迅速成为推动摩尔定律的创新的主要支柱。
不难看出原因：先进的封装允许更多的晶体管一起工作。在过去的几十年里，光刻驱动的微缩技术使得一块硅上的开关数量从数百个增长到数十亿个。现在，缩小速度正在放缓，而芯片生产成本却在上升，通过这种机制增加晶体管数量来提高计算能力变得越来越困难。
抛开形状因素问题不谈，将硅片做得更大并不是一个有吸引力的解决方案。芯片越大，由于一个或多个灾难性缺陷而变得无用的可能性就越大。小芯片可以提高产量，考虑到现代半导体制造的制造成本令人瞠目结舌，这一点尤其重要。然而，通过连接多个芯片，晶体管数量可以继续增长。英特尔执行官帕特·基辛格承诺在单个芯片封装中包含万亿个晶体管。
据了解，英特尔采用嵌入式多芯片互连桥 (EMIB) 来连接 2D 平面中的芯片，并采用Fovero来垂直堆叠它们。EMIB en Foveros 还可以组合在单个封装中，将两个或多个 Foveros 堆栈并排互连。近，英特尔推出了玻璃基板，可以更密集地封装小芯片。
台积电无法满足对其晶圆上芯片（CoWoS）封装的需求，这种封装可以将多个芯片和内存块集成到一个封装中。它用于人工智能处理器和其他高性能计算应用程序。CoWoS 是台积电 3D Fabric 封装选项套件的一部分。
三星提供用于并排连接芯片的 I-Cube 和 H-Cube 以及用于堆叠芯片的 X-Cube，“实现超高垂直互连密度和更低的寄生效应，同时节省大量片上空间。”
引入先进封装的另一个原因是通信瓶颈。就像晶体管一样，芯片内布线已经缩小到更小的几何形状和更紧密的封装。芯片内的这些互连也变得越来越长。由此产生的寄生电阻增加和其他效应会在芯片不同部分之间的通信中引入显着的延迟，直至计算速度的任何改进都被抵消。通过堆叠芯片并使用更粗的管道连接它们，可以避免通信瓶颈。
，由于每个晶体管的价格不再下降，而且某些功能（例如 I/O 和 SRAM）的扩展性一直很差，因此芯片制造商有很强的动力去分解功能。在成本和性能要求方面的工艺技术中分割设计和制造不同的功能，保持了对扩展逻辑部件的强烈需求。
